Alder Lake activa la marcha atrás, omitiendo la compatibilidad con AVX-512 después de cuatro generaciones

AVX-512

Los inicios del conjunto de instrucciones AVX-512 se remontan a casi una década, pero no volveremos allí, al menos no todavía (pronto comprenderá por qué). Pasemos a mediados de 2017, cuando Intel lanzó Xeons basados ​​en núcleos Skylake. Los compatibles con el AVX-512. Respectivamente algunos modelos. Un cliente que quería un AVX-512 tenía que pagar más por un modelo que tenía esta función activa. No se puede decir que está implementado debido al hardware del kernel. Skylake en todos los Xeon admitía AVX-512, solo en los más baratos el soporte estaba desactivado. Los comienzos de la estrategia en Xeons ya sugieren por qué el conjunto de instrucciones, a diferencia de MMX, SSE, SSE2 o AVX, se ha expandido y se está expandiendo tan lentamente. El soporte en modelos selectos solo ha limitado la base de hardware / usuarios, y pocos desarrolladores desean desarrollar software que beneficie a unos pocos usuarios por mil (más tarde, un pequeño porcentaje) de usuarios.

Más tarde, Intel comenzó a expandir el soporte a una gama más amplia de modelos ySkylake era, el AVX-512 comenzó a aparecer (hay que destacar que en forma activada) en los procesadores de consumo para el segmento de escritorio y móvil. Se apoya en generaciones Lago Cannon, Lago de hielo, Tiger Lake a Lago cohete.

En el caso de la generación Lago de aliso la situación es diferente. A diferencia de las cuatro generaciones anteriores (anteriores), el AVX-512 no lo admitirá. Las razones no son las mismas Skylaku segmentación / marketing. Las razones son arquitectónicas. Como Lago de aliso combina dos arquitecturas de procesador: núcleos grandes Golden Cove (que AVX-512 puede hacer) y Atoms Gracemont (que AVX-512 no puede), el software compatible con AVX-512 tendría que escribirse literalmente al tamaño del procesador, lo que, por supuesto, no se puede esperar. Así que eso Lago de aliso trabajó con el software existente como se esperaba, desactivando la compatibilidad con Intel AVX-512 en núcleos grandes.

Por supuesto los núcleos Golden Cove utilizado en Xeons Rápidos de zafiro (donde Atoms no estará presente) tendrá activada la compatibilidad con AVX-512. Escritorio / móvil Lago de aliso sin embargo, no. Incluso si nos alejamos por completo de los debates filosóficos sobre si el AVX-512 tiene sentido o si es un caníbal de transistores, que solo encarece los procesadores y los usa mínimamente, hay una verdad que es válida para los defensores de ambos puntos de vista. . La peor combinación posible es que los núcleos del procesador soportan físicamente al AVX-512 (por lo tanto contienen esos transistores extra que encarecen el procesador), pero este AVX-512 está apagado, por lo que no servirá a quienes estarían interesados ​​en eso. Pero todo el mundo pagará por ello.

Ahora podemos volver a la introducción y los inicios del AVX-512. Se mencionó por primera vez en relación con Xeony Phi, derivados Larrabee construida sobre Atomech con soporte AVX-512. Sí, tenemos una paradoja bastante grande aquí: en 2013, Intel pudo producir Atoms con soporte AVX-512. En 2021, cuando tales átomos serían útiles (para no ralentizar núcleos grandes Golden Cove Soporte AVX-512), pero esa no es la razón.

En relación con los resultados Lago de alisomedido por SiSoft, hubo preguntas sobre por qué Lago de aliso en algunas pruebas sale más lento que Lago cohete. Una de estas razones es el hecho de que Lago cohete Compatible con AVX-512, mientras Lago de aliso se ha desactivado por las razones anteriores. Luego, puede surgir la pregunta de por qué Alder Lake sin soporte AVX-512 es solo un poco más lento que Rocket Lake en estas pruebas, cuando la ausencia de soporte generalmente significaba grandes caídas de rendimiento.

Nuevamente, esta es una combinación de varias razones. La primera es que Lago cohete, aunque es compatible con AVX-512, solo tiene ocho núcleos, mientras que Lago de aliso es un total de dieciséis núcleos. En segundo lugar, Intel ha equipado los Atoms con soporte AVX2, por lo que, si el software lo permite, todo el procesador puede usar AVX2. Y tercero (que ya no está relacionado específicamente con esta situación), Intel ha agregado extensiones AVX2 conocidas del AVX-512 (VNNI / 256, VAES / 256, SHA HWA) para compensación parcial.

Otros detalles de núcleos grandes / pequeños

Como señaló SiSoft en su prueba Lago de aliso, la implementación que Intel utilizó para combinar núcleos grandes y pequeños no está exenta de (otras) deficiencias o compromisos. Por ejemplo, SiSoft ha descubierto que las latencias entre núcleos grandes y pequeños son significativamente más altas que las latencias entre núcleos grandes y pequeños. Por lo tanto, los tipos de cargas multinúcleo que aprovechan las interacciones entre núcleos pueden ser más convenientes para ejecutar solo en núcleos grandes, ya que los accesos entre núcleos grandes y pequeños pueden provocar una ralentización más pronunciada que la bonificación de rendimiento dada por la presencia de pequeños núcleos. La medida en que tal situación es común y generalizada entre el software existente solo se mostrará en las revisiones. Por ahora, sabemos que en aplicaciones donde cada núcleo cuenta lo propio y las interacciones mutuas no existen o son mínimas (CineBench, GeekBench, etc.) sirve Lago de aliso excelentes resultados.

Otra limitación similar observada por SiSoft en una situación en la que las fibras individuales funcionan con grandes transmisiones de datos. Esto no es un problema para los núcleos grandes, pero los núcleos pequeños, al parecer, están limitados a este respecto. También es un escenario en el que puede ser más ventajoso utilizar solo núcleos grandes, ya que los pequeños pueden actuar como freno por este motivo.

La tercera anomalía observada por SiSoft fue una situación en la que tanto los núcleos grandes como los pequeños lograron el rendimiento esperado, pero HT (Hyper-Threading) en núcleos grandes no aportó ninguna bonificación de rendimiento, aunque en otros procesadores la prueba funciona como se esperaba.

El grado en que estos detalles se reflejarán en el software generalizado, y el grado en que estos son límites de hardware y límites de firmware que Intel aún podría ajustar, solo se mostrará en las revisiones que esperamos se publiquen el 4 de noviembre.


Source: Diit.cz by diit.cz.

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